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FPGA的结构软件一向很慢。究竟上他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，FPGA厂商已经花费了大量的精神来使他们的设想软件在多核处置器上运转得更快。
克日他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，在ACM的FPGA 2022大会上颁发了一篇题为《快速流:FPGA HLS设想的并行物理实现》的论文。本文描写了一种很是风趣的方式他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，经过FPGA设想软件来促进HLS设想在多核处置器上更快地运转。
这篇论文由UCLA、AMD-Xilinx、根特大学和康奈尔大学的研讨团队撰写他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，描写了RapidStream自动分别算法他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，该算法将数据流设想分别为多个“岛”他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，在分别的岛之间插入“锚地区”他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，然后经过锚地区中的寄存器将每个岛的信号毗连到全部设想中。
一切这些分别和拼接背后的目标是将HLS设想分红小块他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，并将其托付给现代庖事器中的多个内核。这类战略有很长的历史他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，现在被用来加速FPGA的开辟。
该流程有三个首要的HLS级约束:
1.非堆叠分区——并行化分歧孤岛的物理实现；
2.精简岛间毗连-每个岛间毗连都是精简的他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，以满足时序要求；
3.间接毗连-每个岛只能与相邻的岛间接毗连。当并行设想结构时他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，这个约束很是重要。
(注:这些约束与控制逻辑综合利用的约束完全分歧他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，处于更高的条理。)
RapidStream的开辟者将数据流设想界说为一组并行处置元素(PE)和一组按照设想的数据流要求毗连PE的FIFO。PE内部可以很复杂他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，可是只能经过FIFO接口和其他PE通讯。
如上所述他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，RapidStream将FPGA fabric分为两个地区:巨细不异的地区和放置在相邻地区之间的窄列和窄行中的锚地区。成心机的是他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，RapidStream似乎是专门为AMD-Xilinx Virtex ultra scale+FPGA打造的他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，是一款由FPGA chiplet(AMD-Xilinx说话中的超级逻辑区他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，简称SLR)建造的2.5D器件。


本文包括几个描写RapidStream工作性能的图表。下图显现了六种分歧数据流设想与无分区的流水线/非流水线版本之间的时钟速度比力。


从上图可以看出他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，RapidStream的时钟速度高于一切非流水线版本。这是料想当中的他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，由于流水线是FPGA时钟速度提升的焦点。但是他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，在六种情况中的五种情况下他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，RapidStream的成果优于具有不异设想的RTL版本的管道。这个成果需要我们留意。
以下是结构和布线的时候成果比力:


RapidStream的结构运转时候比非分区设想要好很多。这是由于RapidStream可以将每个分区发送到分歧的处置器内核停止结构。
虽然FPGA厂商试图让结构算法在多核处置器上运转得更快他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，但RapidStream的开辟职员从经历中发现他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，假如FPGA设想没有分区他早就发现系统有个隐藏的缝隙私下花了好几个早晨优化了代码，那末在两个以上的处置器内核上运转AMD-Xilinx Vivado设想工具时并没有太大的改良。
正在用FPGA开辟HLS设想的读者——特别是AMD-Xilinx FPGA——应当会对RapidStream感爱好。更多细节可以在GitHub上找到。
原始链接:
https://www . ee journal . com/article/can-HLS-partitioning-speed-up-placement-and-routing-of-FPGA-designs-yes-oh-yes/
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